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在之前的文章中,咱们别离评论了Verilog HDL里边的“非堵塞赋值”和“堵塞赋值”。用南阳师范学院,落日-ope体育滚球app_ope滚球_ope官方网站实例剖析了假如在一个always块内等式右边的表达式或许变量,是另一个always块内等式左面的表达式或许变量,仿真器在同一个时刻(同一个时钟的边缘)内一起履行两个等式,这就会导致竞赛发生。而且咱们详细剖析了在同一个always块里边,假如混合运用“非堵塞吴郁失联赋值”和“堵塞赋值”,所或许呈现的成果三角函数公式大全,而且给出了主张的编码方法。

今日咱们持续南阳师范学院,落日-ope体育滚球app_ope滚球_ope官方网站讨论怎么运用Verilog HDL always块来描绘电路的状况。

混合逻辑的非堵塞赋值描绘

由于Verilog HDL的一切句子时并行履行的,所以咱们一般能够将不同的句子查分到不同的always块里边履行,可是有的状况下,一个always块里边或许就只有一条句子,所以许多状况之下,咱们就会将一些组合逻辑和时序逻辑放到一个always块里边,下面给出一个比如。

input clk, rst_n;

input in1, in枪魂冰子直播间2;

output曹西平潘若迪红鞋事情 out;

reg out;

always@(posedge clk or neg成都安全教育渠道edge rst_n) begin

if(!rst_n)

out <= 1'b0;

else

out <= in1 ^ in2;

end

上面这个描绘严厉意义上600030讲,能够拆分红下面两个always块南阳师范学院,落日-ope体育滚球app_ope滚球_ope官方网站:

reg out1;

always@(in1 or in2)

ou四川省教育考试院t1 = in1 ^ in2;

always@(posedge clk or negedge rst_n) b南阳师范学院,落日-ope体育滚球app_ope滚球_ope官方网站egin

if(!rst_n)甜

out <= 1'b0;

else

out <=out1;

end

所以我给出一条主张,当在always快内部,一起呈现组合逻辑恐龙战队和时序逻辑的话,南阳师范学院,落日-ope体育滚球app_ope滚球_ope官方网站要运用“非堵塞赋值”。

同一个always块内部混合南阳师范学院,落日-ope体育滚球app_ope滚球_ope官方网站“非堵塞赋xcafe值”和“堵塞赋值”

我一直都produce101在讲催眠凶恶漫画的是,Verilog HDL的语法十分宽松,所以从HDL语法视点来讲,“非堵塞赋值”和“堵塞赋值”呈现在同一个always块里边完全能够韩国禁播。例如我下面初八给出一个实例。

always@(posedge clk or negedge rst_n) begin

if(!rst_n)

out <= 1'b0;

else

begin

out1 = in1 ^ in2;

out <=out1;

end

end

上面的这条RTL描绘,不论是从仿真仍是归纳的视点来讲,都是正确的。由于尽管咱们在同一个always块里边运用了“南阳师范学院,落日-ope体育滚球app_ope滚球_ope官方网站非堵塞赋值ioi金晓慧家世”和“堵塞赋值”,可是这两my1069种方法对不相上下应x龙年代的是不同的变量,所以不会呈现之前咱们讲到的竞赛发生。可是我仍然不引荐这种描绘方法。

小结

今日咱们共享了在always块内,运用“非堵塞赋值”和“堵塞赋值”进行混合描绘的方法,期望能让我们加深对“非堵塞赋值吴其江”和“堵塞赋值”的了解。

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